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    • 专利摘要:
    DieErfindung bezieht sich auf einen Halbleiterspeicherbaustein (400)mit einem Speicherzellenfeld (60) und einem Datenpuffer (800, 900)zum Verarbeiten von Daten, die aus dem Speicherzellenfeld (60) ausgelesenoder in das Speicherzellenfeld (60) geschrieben werden, auf einenintegrierten Schaltungsbaustein und ein Speichersystem sowie aufein zugehörigesVerfahren zum Steuern der Datenbreite.Erfindungsgemäß ist eineDatenbreitensteuerschaltung (100, 200, 300) vorgesehen, welche dieDatenbreite des Datenpuffers (800, 900) in Reaktion auf ein externes Adressensignal(ADDR < 9 : 10 >) selektiv steuert.Verwendungz. B. fürHalbleiterspeicherbausteine.
    公开号:DE102004024634A1
    申请号:DE200410024634
    申请日:2004-05-12
    公开日:2005-05-19
    发明作者:Woo-Seop Jeong；Sei-Jin Kim；Hai-Jeong Sohn；Han-Gu Sohn
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G11C11-407
    专利说明:
    [0001] DieErfindung betrifft einen Halbleiterspeicherbaustein, einen integriertenSchaltungsbaustein und ein Speichersystem mit Datenpuffer und einzugehörigesSteuerverfahren.
    [0002] HerkömmlicheHalbleiterspeicherbausteine sind so ausgeführt, dass sie mit einer festenDatenbreite arbeiten. So könnenbeispielsweise in einem Datenverarbeitungssystem mit einem achtBit breiten Datenbus Datenworte mit einer Breite von acht Bit ineinem Datenzugriffszyklus geladen oder aus diesem abgerufen werden,was auch als X8-Betrieb bezeichnet wird.
    [0003] 1A zeigt beispielsweiseeine schematische Darstellung eines herkömmlichen IC-Halbleiterspeicherbausteins 1 miteiner festen Eingabe- undAusgabebreite, der einen ersten Adresseneingabepuffer 10, einenZeilendecoder 20, einen Spaltendecoder 30, einenzweiten Adresseneingabepuffer 40, einen Befehlspuffer 50,ein Speicherzellenfeld 60, ein Abtastverstärkerfeld 70,einen Datenausgabepuffer 80 und einen Daten eingabepuffer 90 umfasst.Der IC-Halbleiterspeicherbaustein 1 umfasst außerdem achtDatenausgabeanschlüsseDOUT0 bis DOUT7, die mit dem Datenausgabepuffer 80 zurAusgabe eines 8-Bit-Datenworts DATA-OUT<0:7>,das aus dem Speicherzellenfeld 60 gelesen wird, verbundensind, sowie acht Dateneingabeanschlüsse DIN0 bis DIN7 zur Eingabeeines 8-Bit-Datenworts DATA_IN<0:7>, das in das Speicherzellenfeld 60 geschriebenwerden soll.
    [0004] Dererste Adresseneingabepuffer 10 puffert ein externes 9-Bit-Adressensignal ADDR<0:8>, das von Adressenleitungenzwischengespeichert wird und entweder ein Spaltenadressensignaloder die ersten neun Bits eines Zeilenadressensignals sein kann,welches beispielsweise mit einem Spaltenadressenabtastsignal CASbzw. einem Zeilenadressenabtastsignal RAS zwischengespeichert wird.Im Ausführungsbeispielaus 1A wird ausgenommen,dass Zeilenadressenbits RA<8:0> und SpaltenadressenbitsCA<8:0> über die gleichen Adressenanschlüsse gemultiplextwerden, um die Anzahl von Anschlüssenzur Schnittstellenverbindung mit einem Adressenbus zu minimieren.Der zweite Adresseneingabepuffer 40 puffert die letztenbeiden Bits ADDR<9:10> des externen Zeilenadressensignals.Der Zeilendecoder 20 decodiert die Zeilenadressenbits RA<0:10>, die von den Puffern 10 und 40 empfangenwerden, und erzeugt ein Wortleitungssignal WL, um auf eine Zeilevon Speicherzellen im Speicherzellenfeld 60 entsprechendder Zeilenadressenbits RA<0:10> zuzugreifen. Der Spaltendecoder 30 decodiertdie Spaltenadressenbits CA<0:8>, die vom Puffer 10 empfangenwerden, um ein Spaltenauswahlsignal CSL zu erzeugen, mit dem aufeinen Block von Speicherplätzen innerhalbder angesprochenen Zeile zugegriffen werden kann. Im Beispiel aus 1A korrespondieren die Speicherplätze miteiner Gruppe von acht Blöcken.
    [0005] InAbhängigkeitdavon, ob ein Lese- oder ein Schreibvorgang ausgeführt werdensoll, was durch einen eingegebenen Befehl READ, WRITE an gezeigtwird, der im Befehlsregister 50 gepuffert wird, wird ein 8-Bit-Datenwort DATA OUT<0:7> von der angesprochenenSpeicherposition gelesen oder ein 8-Bit-Datenwort DATA_IN<0:7> in eine angesprocheneSpeicherposition geschrieben. Das Abtastverstärkerfeld 70 ermöglicht, dassDaten aus dem Speicherzellenfeld 60 gelesen oder in dasSpeicherzellenfeld 60 geschrieben werden.
    [0006] DerDatenausgabepuffer 80 umfasst eine Mehrzahl von Ausgabepufferschaltungen 81 bis 88 zumPuffern eines Datenwortes DATA OUT<0:7>, das aus dem Speicherzellenfeld 60 während einesLesevorgangs gelesen wird. Der Dateneingabepuffer 90 umfassteine Mehrzahl von Eingabepufferschaltungen 91 bis 98 zum Pufferneines Datenwortes DATA IN<0:7>, das in das Speicherzellenfeld 60 während einesSchreibvorgangs geschrieben wird. Jede der Ausgabepufferschaltungen 81 bis 88 istmit einem korrespondierenden Datenausgabeanschluss DOUT0 bis DOUT7verbunden und jede der Eingabepufferschaltungen 91 bis 98 istmit einem korrespondierenden Dateneingabeanschluss DIN0 bis DIN7verbunden.
    [0007] Ineinem in 1B dargestellten,alternativen Beispiel ist eine Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen DQ0bis DQ7 mit je einem korrespondierenden Ausgabepuffer 81 bis 88 undje einem korrespondierenden Eingabepuffer 91 bis 98 verbunden,wobei sie sowohl zur Dateneingabe als auch zur Datenausgabe verwendetwerden.
    [0008] Wieoben bereits ausgeführtist, stellt der herkömmlicheIC-Halbleiterspeicherbaustein 1 einenfesten X8-Betrieb zur Verfügung,d.h. ein 8-Bit-Datenwort wird aus dem Speicher 60 während eineseinzelnen Speicherzugriffsvorgangs gelesen oder ein 8-Bit-Datenwortwird währenddes einzelnen Speicherzugriffsvorgangs in den Speicher 60 geschrieben. 2 zeigt ein Zeitablaufdiagramm,das ein Verfahren zur Datenausgabe während eines Speicherlesevorgangsim IC-Halbleiter speicherbaustein 1 darstellt. Wie aus 2 ersichtlich ist, werdenein Lesebefehl READ und eine Spaltenadresse CA synchronisiert miteinem Taktsignal CLK zu einer Taktperiode C1 eingegeben, wobei angenommenwird, dass eine Wortleitung bereits aktiviert worden ist. In Reaktionwird ein 8-Bit-Datenwort mit den Bits Q0 bis Q7 nach Ablauf vonzwei Taktsignalperioden nach Eingabe des Lesebefehls und der Spaltenadressegleichzeitig vom Ausgabepuffer 80 an die zugehörigen Ausgabeanschlüsse DOUT0bis DOUT7 ausgegeben.
    [0009] 3 zeigt ein Zeitablaufdiagramm,das ein Verfahren zur Dateneingabe während eines Speicherschreibvorgangsim IC-Halbleiterspeicherbaustein 1 darstellt. Wie aus 3 ersichtlich ist, werdenein Schreibbefehl WRITE und eine Spaltenadresse CA synchronisiertmit einem Taktsignal CLK zu einer Taktperiode C1 eingegeben, wobeiangenommen wird, dass eine Wortleitung bereits aktiviert wordenist. In Reaktion wird ein 8-Bit-Datenwort mit den Bits D0 bis D7währendder gleichen Taktsignalperiode C1 wie der Lesebefehl und die Spaltenadressegleichzeitig von den zugehörigenEingabeanschlüssenDIN0 bis DIN7 in den Dateneingabepuffer 90 eingegeben.
    [0010] HerkömmlicheHalbleiterspeicherbausteine, wie der oben beschriebene, die einfestes Breitensteuerungsschema zur Dateneingabe und/oder zur Datenausgabeaufweisen, könneneinen Lese-, Schreib- oder Aktivierungsvorgang nur mit einer festenDateneingabe-/Datenausgabebreite (E/A-Breite) durchführen. Solche herkömmlichenHalbleiterspeicherbausteine sind nicht effizient, wenn sie in Systemenoder Anwendungen verwendet werden, bei denen die Datenwortbreitenicht gleich der festen E/A-Datenbreite oder des Vielfachen davonsind. So werden beispielsweise RGB-Daten für Notebooks und mobile Anwendungen,wie Mobiltelefone und PDA, mit achtzehn Bit dargestellt, d.h. jedeKomponente R, G, B beinhaltet ein 6-Bit-Datenwort X6, während RGB-Datenfür Tischrechnerund Server durch 24 Bit dargestellt werden, d.h. jede Kompo nenteR, G, B durch ein 8-Bit-Datenwort, wobei RGB die Farben Rot, Grün bzw. Blaubedeuten. Würdenin diesem Beispiel Notebook-PCs und mobile Anwendungen mit einemSpeichersystem mit einem festen X8-Betrieb verwendet werden, dannwürdenbei der Verarbeitung sechs redundante Datenbits benutzt, d.h. eswürde für einen 18-Bit-Datenblockauf wenigstens 24 Datenbits zugegriffen. Eine solche Redundanz könnte zueinem unnötigenerhöhtenLeistungsverbrauch in den betroffenen Bausteinen bzw. Anwendungenzur Verarbeitung der redundanten Bits führen.
    [0011] Esist Aufgabe der Erfindung, einen Halbleiterspeicherbaustein, einenintegrierten Schaltungsbaustein und ein Speichersystem sowie einzugehörigesSteuerverfahren anzugeben, die eine Dateneingabe und/oder Datenausgabemit unterschiedlichen Datenbreiten für Lese-, Schreib- und/oder Aktivierungsspeichervorgänge zurVerfügungstellen.
    [0012] DieErfindung löstdiese Aufgabe durch einen Halbleiterspeicherbaustein mit den Merkmalendes Patentanspruchs 1, durch einen integrierten Schaltungsbausteinmit den Merkmalen des Patentanspruchs 14, durch ein Speichersystemmit den Merkmalen des Patentanspruchs 15 sowie durch ein Steuerverfahrenmit den Merkmalen des Patentanspruchs 19.
    [0013] VorteilhafteWeiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    [0014] Vorteilhafte,nachfolgend beschriebene Ausführungsformender Erfindung sowie das zu deren besserem Verständnis oben erläuterte,herkömmlicheAusführungsbeispielsind in den Zeichnungen dargestellt. Es zeigen:
    [0015] 1A und 1B jeweilsein schematisches Blockschaltbild einer herkömmlichen Architektur für einenIC-Halbleiterspeicherbaustein,
    [0016] 2 einZeitablaufdiagramm zur Darstellung eines herkömmlichen Verfahrens zur Ausgabevon Daten währendeines Speicherlesevorgangs eines IC-Halbleiterspeicherbausteinsmit einer festen E/A-Datenbreite,
    [0017] 3 einZeitablaufdiagramm zur Darstellung eines herkömmlichen Verfahrens zur Eingabevon Daten währendeines Speicherschreibvorgangs eines IC-Halbleiterspeicherbausteinsmit einer festen E/A-Datenbreite,
    [0018] 4 einschematisches Blockschaltbild eines erfindungsgemäßen IC-Halbleiterspeicherbausteins miteiner variablen E/A-Datenbreite für Lese-, Schreib- und/oderAktivierungsvorgänge,
    [0019] 5 einZeitablaufdiagramm zur Darstellung eines erfindungsgemäßen Verfahrenszum Steuern der Datenausgabebreite bei einem Speicherlesevorgang,
    [0020] 6 einZeitablaufdiagramm zur Darstellung eines erfindungsgemäßen Verfahrenszum Steuern der Dateneingabebreite bei einem Speicherschreibvorgang,
    [0021] 7 einSchaltbild eines Decoders fürdas Ausführungsbeispielaus 4,
    [0022] 8 einSchaltbild einer Datenausgabepuffer-Steuerschaltung für das Ausführungsbeispielaus 4,
    [0023] 9 einSchaltbild einer Dateneingabepuffer-Steuerschaltung für das Ausführungsbeispielaus 4,
    [0024] 10 einSchaltbild eines Datenausgabepuffers für das Ausführungsbeispiel aus 4,
    [0025] 11 einSchaltbild einer Pufferschaltung für den Datenausgabepuffer aus 10,
    [0026] 12 einSchaltbild eines Dateneingabepuffer für das Ausführungsbeispiel aus 4,
    [0027] 13 einSchaltbild einer Pufferschaltung für den Dateneingabepuffer aus 12 und
    [0028] 14 einBlockschaltbild eines erfindungsgemäßen Speichersystems.
    [0029] 4 zeigtein schematisches Blockschaltbild eines erfindungsgemäßen IC-Halbleiterspeicherbausteins 400 miteiner variabel gesteuerten E/A-Datenbreitefür Lese-,Schreib- oder Aktivierungsvorgänge.Der Halbleiterspeicherbaustein 400 umfasst einen erstenAdresseneingabepuffer 10, einen Zeilendecoder 20,einen Spaltendecoder 30, einen zweiten Adresseneingabepuffer 40,einen Befehlspuffer 50, ein Speicherzellenfeld 60 undein Abtastverstärkerfeld 70,die im Wesentlichen auf die gleiche Weise arbeiten wie die Komponentenaus 1A.
    [0030] Zudemumfasst der Halbleiterspeicherbaustein 400 einen Schaltungsaufbauzur Freigabe einer variablen Steuerung der E/A-Datenbreite. Insbesondereumfasst der dargestellte Halbleiterspeicherbaustein 400 einenDecoder 100, eine Steuerschaltung 200 zum Steuerneines Datenausgabepuffers 800 und eine Steuerschaltung 300 zumSteuern ei nes Dateneingabepuffers 900. Der Datenausgabepuffer 800 umfassteine Mehrzahl von Ausgabepufferschaltungen 810 bis 880,die mit zugehörigenAusgabeanschlüssenDOUT0 bis DOUT7 verbunden sind. Der Dateneingabepuffer 900 umfassteine Mehrzahl von Eingabepufferschaltungen 910 bis 980,die mit zugehörigenEingabeanschlüssenDIN0 bis DIN7 verbunden sind. Selbstverständlich können der Datenausgabepuffer 800 undder Dateneingabepuffer 900 alternativ mit gemeinsamen Dateneingabe- undDatenausgabeanschlüssenverbunden sein, wie es in 1B dargestelltist.
    [0031] ImAllgemeinen wird beim erfindungsgemäßen Halbleiterspeicherbaustein 400 zurSteuerung der variablen E/A-Datenbreite für einen einzelnen Speicherzugriffder Datenausgabepuffer 800 so gesteuert, dass entwederkeines oder eine Mehrzahl von Datenbits eines Datenworts DATA OUT<0:7> maskiert wird, dasaus dem Speicherzellenfeld 60 gelesen wird, oder der Dateneingabepuffer 900 sogesteuert, dass entweder kein oder eine Mehrzahl von Datenbits einesDatenworts DATA_IN<0:7> maskiert wird, dasin das Speicherzellenfeld 60 geschrieben wird.
    [0032] Insbesonderewird in Reaktion auf einen Lese- oder Schreibbefehl READ, WRITEvom Befehlsregister 50 der Decoder 100 aktiviert,der ein externes Datenbreitesteuersignal decodiert, um ein internesDatenbreitesteuersignal, z.B. WCON<0:3>, zu erzeugen. DasAusführungsbeispielaus 4 umfasst als externes Datenbreitesteuersignalein 2-Bit-Signal AD<9:10>, das über dieAdressenbitleitungen ADDR<9:10> in den Eingabepuffer 40 eingegebenwird. Jedes der Adressensignale AD<0:10> wird zum Aktiviereneines Wortleitungssignals WL benutzt. Das 2-Bit-Signal AD<9:10>,das mit dem Lese- oder Schreibbefehl verknüpft ist, wird während Lese-oder Schreibvorgängennicht benutzt, d.h. ist redundant. Während eines Lesevorgangs sprichtdie Steuerschaltung 200 für den Datenausgabepuffer 800 aufdas interne Datenbreitesteuersignal WCON<0:3> an,welches vom Decoder 100 ausgeben wird, um ein AusgabepuffersteuersignalCOUT<0:3> zu erzeugen, welchesdie Ausgabedatenbreite des Datenausgabepuffers 800 steuert.Entsprechend spricht währendeines Schreibvorgangs die Steuerschaltung 300 für den Dateneingabepuffer 900 aufdas interne Datenbreitensteuersignal WCON<0:3> an,welches vom Decoder 100 ausgeben wird, um ein Eingabepuffersteuersignal CIN<0:3> zu erzeugen, welchesdie Eingabedatenbreite des Dateneingabepuffers 900 steuert.
    [0033] DerHalbleiterspeicherbaustein 400 aus 4 ist beispielsweisein einem System mit einem acht Bit breiten Dateneingabe-/Datenausgabebusimplementiert. Der Halbleiterspeicherbaustein 400 kannin diesem Fall dynamisch in Reaktion auf das externe 2-Bit-DatenbreitesteuersignalAD<9:10> einen X2- und/oderX4- und/oder X6- und/oder X8-Betriebzur Verfügungstellen, wie nachstehend erläutert.
    [0034] 5 zeigtein Zeitablaufdiagramm zur Darstellung eines erfindungsgemäßen Verfahrenszum variablen Steuern der Datenbreite bei einem Speicherlesevorgang.Insbesondere zeigt 5 Betriebsarten des Halbleiterspeicherbausteins 400 aus 4 zurdynamischen Steuerung der Datenausgabebreite, um einen X8- oderX6- oder X2-Betrieb fürSpeicherlesevorgängebereitzustellen. Wie aus 5 ersichtlich ist, werden einLesebefehl READ und eine Spaltenadresse CA jeweils synchron mitdem Beginn von Taktperioden C1, C5 und C9 zum Lesen von Daten ausdem Speicher eingegeben. In 5 wird angenommen,dass fürjeden Lesevorgang eine Zeilenadresse RA eingegeben und eine Wortleitungaktiviert wurde.
    [0035] Für einenX8-Betrieb eines Speicherlesevorgangs werden die externen E/A-Datenbreitensteuerbits miteinem logischen Wert „11" von den AdressenleitungenADDR<9> und ADDR<10> synchron mit dem LesebefehlREAD und der Zeilenadresse CA zu Beginn der Taktperiode C1 eingegeben.Darauf gibt der Decoder 100 ein internes E/A-DatenbreitensteuersignalWCON<0:3> mit vier Bit und einemlogischen Wert „1000" aus, der in dieSteuerschaltung 200 fürden Datenausgabepuffer 800 eingegeben wird. In Reaktiondarauf gibt die Steuerschaltung 200 ein 4-Bit-Ausgabepuffer-steuersignalCOUT<0:3> mit einem logischenWert „1111" aus. Der Datenausgabepuffer 800 gibtin Reaktion auf das Ausgabepuffersteuersignal mit dem logischenWert „1111" ein 8-Bit-Datenwort Q0 bisQ7 aus, ohne eines der Datenbits, welche aus dem Speicher gelesenwerden sollen, zu maskieren.
    [0036] Für einenX6-Betrieb eines Speicherlesevorgangs werden die externen E/A-Datenbreitensteuerbits miteinem logischen Wert „10" von den AdressenleitungenADDR<9> und ADDR<10> synchron mit dem LesebefehlREAD und der Zeilenadresse CA zu Beginn der Taktperiode C5 eingegeben.Darauf gibt der Decoder 100 ein internes DatenbreitensteuersignalWCON<0:3> mit vier Bit und einemlogischen Wert „0100" aus, der in dieSteuerschaltung 200 fürden Datenausgabepuffer 800 eingegeben wird. In Reaktiondarauf gibt die Steuerschaltung 200 ein 4-Bit-Ausgabepuffer-steuersignalCOUT<0:3> mit einem logischenWert „0111" aus. Der Datenausgabepuffer 800 gibtin Reaktion auf das Ausgabepuffersteuersignal mit dem logischenWert „0111" ein 6-Bit-Datenwort Q0 bisQ5 aus und maskiert dabei die letzten beiden Datenbits DATA OUT<6:7> des aus dem Speichergelesenen Datenworts.
    [0037] Wieaus 5 weiter ersichtlich ist, werden für einenX2-Betrieb eines Speicherlesevorgangs die externen E/A-Datenbreitensteuerbitsmit einem logischen Wert „00" von den AdressenleitungenADDR<9> und ADDR<10> synchron mit dem LesebefehlREAD und der Zeilenadresse CA zu Beginn der Taktperiode C9 eingegeben.Darauf gibt der Decoder 100 ein internes DatenbreitensteuersignalWCON<0:3> mit einem logischen Wert „0001" aus, der in dieSteuerschaltung 200 fürden Datenausgabepuffer 800 eingegeben wird. In Reaktion daraufgibt die Steuer schaltung 200 ein 4-Bit-AusgabepuffersteuersignalCOUT<0:3> mit einem logischen Wert „0001" aus. Der Dateneungabepuffer 800 gibtin Reaktion auf das Ausgabepuffersteuersignal mit dem logischenWert „0001" ein 2-Bit-DatenwortQ0, Q1 aus und maskiert dabei die letzten sechs Datenbits DATA OUT<2:7> des aus dem Speichergelesenen Datenworts.
    [0038] 6 zeigtein Zeitablaufdiagramm zur Darstellung eines erfindungsgemäßen Verfahrenszum variablen Steuern der Datenbreite für einen Speicherschreibvorgang.Insbesondere zeigt 6 Betriebsarten des Halbleiterspeicherbausteins 400 aus 4 zurSteuerung der Dateneingabebreite für einen X8- oder X6- oder X2-Betriebbei Speicherschreibvorgängen.Wie aus 6 ersichtlich ist, werden einSchreibbefehl WRITE und eine Spaltenadresse CA jeweils synchronmit dem Beginn der Taktperioden C1, C5 und C9 zum Schreiben von Datenin den Speicher eingegeben. Zusätzlichwird fürjeden Schreibvorgang ein 8-Bit-DatenwortD0 bis D7 synchron mit dem Schreibbefehl WRITE und der SpaltenadresseCA zu Beginn der Taktsignalperioden C1, C5 und C9 in den Dateneingabepuffer 900 eingegeben.In 6 wird angenommen, dass vor jedem Schreibvorgangeine Zeilenadresse RA eingegeben und eine Wortleitung aktiviertwurde.
    [0039] Für einenX8-Betrieb eines Speicherschreibvorgangs werden die externen E/A-Datenbreitensteuerbits miteinem logischen Wert „11" von den AdressenleitungenADDR<9> und ADDR<10> synchron mit dem SchreibbefehlWRITE und der Zeilenadresse CA zu Beginn der Taktperiode C1 eingegeben.Darauf gibt der Decoder 100 ein internes E/A-DatenbreitensteuersignalWCON<0:3> mit einem logischenWert „1000" aus, der in dieSteuerschaltung 300 fürden Dateneingabepuffer 900 eingegeben wird. In Reaktiondarauf gibt die Steuerschaltung 300 ein 4-Bit-EingabepuffersteuersignalCIN<0:3> mit einem logischenWert „1111" aus. Der Dateneingabepuffer 900 gibtin Reaktion auf das Einga bepuffersteuersignal mit dem logischenWert „1111" ein 8-Bit-DatenwortD0 bis D7 aus, das in den Speicher geschrieben werden soll, d.h.ohne eines der Dateneingabebits D0 bis D7 zu maskieren, um so ein8-Bit-DatenwortDATA IN<0:7> zur Verfügung zustellen, das in den Speicher geschrieben werden soll.
    [0040] Für einenX6-Betrieb eines Speicherschreibvorgangs werden die externen E/A-Datenbreitensteuerbits miteinem logischen Wert „10" von den AdressenleitungenADDR<9> und ADDR<10> synchron mit dem SchreibbefehlWRITE und der Zeilenadresse CA zu Beginn der Taktperiode C5 eingegeben.Darauf gibt der Decoder 100 ein internes DatenbreitensteuersignalWCON<0:3> mit vier Bit und einemlogischen Wert „0100" aus, der in dieSteuerschaltung 300 fürden Dateneingabepuffer 900 eingegeben wird. In Reaktiondarauf gibt die Steuerschaltung 300 ein 4-Bit-EingabepuffersteuersignalCIN<0:3> mit einem logischenWert „0111" aus. Der Dateneingabepuffer 900 gibtin Reaktion auf das Eingabepuffersteuersignal mit dem logischenWert „0111" ein 6-Bit-DatenwortD0 bis D5 aus, d.h. die letzten beiden Datenbits der eingegebenenDatenbits D0 bis D7 werden maskiert, um ein 6-Bit-Datenwort DATAIN<0:5> zu erzeugen, das inden Speicher geschrieben wird.
    [0041] Wieaus 6 weiter ersichtlich ist, werden für einenX2-Betrieb eines Speicherschreibvorgangs die externen E/A-Datenbreitensteuerbitsmit einem logischen Wert „00" von den AdressenleitungenADDR<9> und ADDR<10> synchron mit dem SchreibbefehlWRITE und der Zeilenadresse CA zu Beginn der Taktperiode C9 eingegeben.Darauf gibt der Decoder 100 ein internes DatenbreitensteuersignalWCON<0:3> mit einem logischenWert „0001" aus, der in dieSteuerschaltung 300 fürden Dateneingabepuffer 900 eingegeben wird. In Reaktiondarauf gibt die Steuerschaltung 300 ein 4-Bit-EingabepuffersteuersignalCIN<0:3> mit einem logischenWert „0001" aus. Der Dateneingabepuffer 900 gibtin Reaktion auf das Eingabepuffersteuersignal CIN<0:3> mit dem logi schenWert „0001" ein 2-Bit-DatenwortD0, D1 aus, d.h. die letzten sechs Datenbits der eingegebenen DatenbitsD0 bis D7 werden maskiert, um ein 2-Bit-Datenwort DATA_IN<0:1> zu erzeugen, das inden Speicher geschrieben wird.
    [0042] 7 zeigtein Schaltbild einer möglichenRealisierung des Decoders 100 für den Halbleiterspeicherbaustein 400 aus 4.Im Wesentlichen umfasst der Decoder 100 eine Mehrzahl vonlogischen Schaltungen 110, 120, 130, 140,die parallel zum Ausgang einer Schalteinheit 150 geschaltetsind. Die Schalteinheit 150 empfängt das externe E/A-Datenbreitensteuersignal,z.B. das 2-Bit-Steuersignal AD<9:10>, welches über die redundantenAdressenleitungen eingegeben wird. Zudem umfasst der Decoder 100 einlogisches ODER-Gatter 160, das als Eingabesignal den Lese-oder Schreibbefehl READ, WRITE währendeines Speicherzugriffsvorgangs empfängt. Die Schalteinheit 150 wirdin Reaktion auf den Lese- oder Schreibbefehl READ, WRITE aktiviert.Basierend auf dem logischen Pegel der Steuerbits AD<9:10> des externen E/A-Datenbreitensteuersignalswird währendeines Lese- oder Schreibvorgangs eines der Bits des internen E/A-DatenbreitensteuersignalsWCON<0:3> auf einen logischenWert „1" gesetzt. Die nachfolgendeTabelle 1 zeigt die logischen Pegel des Puffersteuersignals WCON<0:3>, das während einesLese- oder Schreibvorgangs basierend auf dem logischen Pegel derSteuerbits des externen E/A-Datenbreitensteuersignals AD<9:10> für verschiedene E/A-Datenbreitenerzeugt wird.
    [0043] 8 zeigtein Schaltbild einer möglichenRealisierung der Steuerschaltung 200 für den Datenausgabepuffer 800 desHalbleiterspeicherbausteins 400 aus 4. Im Wesentlichenumfasst die Steuerschaltung 200 für den Datenausgabepuffer 800 eineMehrzahl von Schalteinheiten 210, 220, 230, 240 undeine Mehrzahl von ODER-Gattern 215, 225, 235.Die Steuerschaltung 200 für den Datenausgabepuffer 800 wirdin Reaktion auf den Lesebefehl READ aktiviert. Insbesondere empfängt jededer Schalteinheiten 210, 220, 230 und 240 alsEingabesignal den Lesebefehl READ und gibt ein zugehöriges AusgabepuffersteuersignalbitCOUT<0>, COUT<1>, COUT<2>, COUT<3> in Abhängigkeitvom logischen Pegel des internen Datenbreitensteuersignals WCON<3:0> aus, das vom Decoder 100 ausgegebenwird. Die nachfolgende Tabelle 2 zeigt die logischen Pegel des AusgabepuffersteuersignalsCOUT<0:3>, das während einesLesevorgangs basierend auf dem logischen Pegel des internenE/A-Datenbreitensteuersignals WCON<0:3> für verschiedene E/A-Datenbreiten erzeugtwird.
    [0044] 9 zeigtein Schaltbild einer möglichenRealisierung der Steuerschaltung 300 für den Dateneingabepuffer 900 desHalbleiterspeicherbausteins 400 aus 4. Im Wesentlichenumfasst die Steuerschaltung 300 für den Dateneingabepuffer 900 eineMehrzahl von Schalteinheiten 310, 320, 330, 340 undeine Mehrzahl von ODER-Gattern 315, 325, 335.Die Steuerschaltung 300 für den Dateneingabepuffer 900 wirdin Reaktion auf den Schreibbefehl WRITE aktiviert. Insbesondereempfängtjede der Schalteinheiten 310, 320, 330 und 340 alsEingabesignal den Schreibbefehl WRITE und gibt ein zugehöriges Eingabepuffersteuersignalbit CIN<0>, CIN<1>, CIN<2>, CIN<3> in Abhängigkeitvom logischen Pegel des internen E/A-Datenbreitensteuersignals WCON<3:0> aus, das vom Decoder 100 ausgegebenwird. Die nachfolgende Tabelle 3 zeigt die logischen Pegel des EingabepuffersteuersignalsCIN<0:3>, das während einesSchreibvorgangs basierend auf dem logischen Pegel des internen DatenbreitensteuersignalsWCON<0:3> für verschiedene E/A-Datenbreiten erzeugtwird.
    [0045] 10 zeigtein Schaltbild einer möglichenRealisierung des Datenausgabepuffers 800 des Halbleiterspeicherbausteins 400 aus 4.Insbesondere zeigt 10 die Eingabesignale und Ausgabesignalejeder der Ausgabepufferschaltungen 810 bis 880 desDatenausgabepuffers 800 aus 4. Die Ausgabepufferschaltungen 810 bis 880 empfangenzugehörigeDatenbits DATA_OUT<0> bis DATA_OUT<7>, die vom Speicher gelesenwerden, und Steuerbits des Ausgabepuffersteuersignals COUT<0:3>. Insbesondere empfangenbeim Ausgabepuffer 800 aus 10 dieAusgabepufferschaltungen 810 und 820 als Eingabesignaldas Steuerbit COUT<3>, die Ausgabepufferschaltungen 830 und 840 empfangenals Eingabesignal das Steuerbit COUT<2>,die Ausgabepuf ferschaltungen 850 und 860 empfangenals Eingabesignal das Steuerbit COUT<1> unddie Ausgabepufferschaltungen 870 und 880 empfangenals Eingabesignal das Steuerbit COUT<0>.In Abhängigkeitvom logischen Pegel des Steuerbits COUT<i>,welches in die Ausgabepufferschaltungen 810 bis 880 eingegebenwird, maskieren die Ausgabepufferschaltungen 810 bis 880 Datenbitsdes ausgelesenen Datenworts DATA_OUT<0:7> undverhindern, dass solche Bits an den Datenausgabeanschlüssen DOUT0bis DOUT7 ausgegeben werden.
    [0046] 11 zeigtbeispielhaft ein Schaltbild einer möglichen Realisierung der jeweiligenAusgabepufferschaltung 810 bis 880 für den Datenausgabepuffer 800 aus 10.Die Ausgabepufferschaltung von 11 umfassteine erste logische Schaltung L1, eine zweite logische SchaltungL2 und einen Inverter mit einem PMOS-Transistor MP4 und einem NMOS-Transistor MN4. ImBetrieb entspricht der logische Pegel des ausgegebenen DatenbitsDOUT(i), wenn das Steuerbit COUT<i> einen logischen Wert „1" hat, dem logischenPegel des Datenbits DATA_OUT<i>, das aus dem Speichergelesen wird. Unter der Annahme, dass die Datenbits DATA_OUT<i> und COUT<i> beide einen logischenPegel mit dem Wert „1" haben, ist das Ausgabesignalder ersten logischen Schaltung L1 ein logischer Pegel mit dem Wert „0" und das Ausgabesignalder zweiten logischen Schaltung L2 ist ebenfalls ein logischer Pegelmit dem Wert „0". Deshalb wird derNMOS-Transistor MN4 sperrend geschaltet und der PMOS-TransistorMP4 wird leitend geschaltet, wodurch ein Ausgabeknoten A auf einenlogischen Pegel mit dem Wert „1" gezogen wird.
    [0047] Andererseitsist das Ausgabesignal der ersten logischen Schaltung L1 auf einemlogischen Pegel mit dem Wert „1" und das Ausgabesignalder zweiten logischen Schaltung L2 ist auf einem logischen Pegelmit dem Wert „0", unabhängig vomlogischen Pegel des Datenbits DATA_OUT<i>,wenn das Datenbit COUT<i> auf einem logischenPegel mit dem Wert „0" ist. In einem solchenFall sind beide Transistoren MP4 und MN4 sperrend geschaltet, wodurchdie Daten vor der Ausgabe am Anschluss DOUT(i) maskiert, d.h. gesperrtsind. Im dargestellten erfindungsgemäßen Halbleiterspeicherbaustein 400 hatvorzugsweise jede der Datenausgabepufferschaltungen 810 bis 880 aus 10 dengleichen in 11 dargestellten Schaltungsaufbauund arbeitet auf die gleiche Weise.
    [0048] 12 zeigtein Schaltbild einer möglichenRealisierung des Dateneingabepuffers 900 des Halbleiterspeicherbausteins 400 aus 4.Insbesondere zeigt 12 die Eingabesignale und Ausgabesignalejeder der Eingabepufferschaltungen 910 bis 980 desDateneingabepuffers 900 aus 4. Die Eingabepufferschaltungen 910 bis 980 empfangenzugehörigeEingabedatenbits DIN0 bis DIN7, die in den Speicher geschrieben werden,und Steuerbits CIN<i> des EingabepuffersteuersignalsCIN<0:3>. Insbesondere empfangenbeim Eingabepuffer 900 aus 12 dieEingabepufferschaltungen 910 und 920 als Eingabesignaldas Steuerbit CIN<3>, die Eingabepufferschaltungen 930 und 940 empfangenals Eingabesignal das Steuerbit CIN<2>,die Eingabepufferschaltungen 950 und 960 empfangenals Eingabesignal das Steuerbit CIN<1> unddie Eingabepufferschaltungen 970 und 980 empfangenals Eingabesignal das Steuerbit CIN<0>.In Abhängigkeitvom logischen Pegel des Steuerbits CIN<i>,welches in die Eingabepufferschaltungen 910 bis 980 eingegebenwird, maskieren die Eingabepufferschaltungen 910 bis 980 einigeder eingegebenen Datenbits DIN0 bis DIN7.
    [0049] 13 zeigtbeispielhaft ein Schaltbild einer möglichen Realisierung der jeweiligenEingabepufferschaltung 910 bis 980 für den Dateneingabepuffer 900 aus 12.Die Eingabepufferschaltung von 13 istim Wesentlichen vom Typ eines Differenzverstärkers mit einem NMOS-Transistor MN2 zumEmpfangen der Eingabedaten DIN(i), einem NMOS-Transistor MN1 zumEmpfangen einer Referenzspannung REF, einer Stromspiegelschaltung,die aus PMOS-Transistoren MP1 und MP2 gebildet wird, einem NMOS-Transistor MN3,der als Eingabesignal ein Steuerbit CIN<i> zumSteuern des NMOS-Transistors MN3 empfängt, um den Differenzverstärker miteiner Massespannung VSS zu verbinden oder von dieser zu trennen,und einen Inverter INV1 zum Invertieren der Daten von einem KnotenB und zum Ausgeben des Datenbits DATA_IN<i>,welches in den Speicher geschrieben wird.
    [0050] ImBetrieb wird der NMOS-Transistor MN3 leitend geschaltet und derDifferenzverstärkererzeugt ein Ausgabesignal am Knoten B mit einem logischen Pegel,der ungefährdem Gegenteil des logischen Pegels der eingegebenen Daten DIN(i)entspricht, wenn das Steuerbit CIN<i> einen logischen Pegelmit dem Wert „1" hat. Der InverterINV1 invertiert das Signal am Knoten B zur Ausgabe des DatenbitsDATA_IN<i> und ändert den Spannungspegeldes Bits auf einen CMOS-Signalpegel. Andererseits wird der NMOS-TransistorMN3 sperrend geschaltet, wodurch die Eingabedaten DIN(i) gegenüber einemPuffern und Ausgeben als Datenbit DATA_IN<i> maskiert,d.h. gesperrt werden, wenn das Steuerbit CIN<i> aufeinem logischen Pegel mit dem Wert „0" ist. Im dargestellten erfindungsgemäßen Halbleiterspeicherbaustein 400 hatjede der Dateneingabepufferschaltungen 910 bis 980 aus 12 vorzugsweiseden gleichen in 13 dargestellten Schaltungsaufbauund arbeitet auf die gleiche Weise.
    [0051] 14 zeigtein schematisches Blockschaltbild eines erfindungsgemäßen Speichersystems 1000. DasSpeichersystem 1000 umfasst eine CPU 1001, eineSpeichersteuerschaltung 1002 und eine Mehrzahl von Speichermodulen 1003.Die CPU kann eine Mikroprozessoreinheit (MPU) oder eine Netzwerkprozessoreinheit(NPU) etc. sein. Jedes der Speichermodule 1003 umfassteine Mehrzahl von Halbleiterspeicherbausteinen 400 z.B.der in 4 gezeigten Art. Die CPU 1001 ist über einerstes Bussystem B1, beispielsweise einen Steuerbus, einen Datenbusoder einen Adressenbus, mit der Speichersteuerschaltung 1002 verbunden unddie Speichersteuerschaltung 1002 ist über ein zweites DatenbussystemB2, beispielsweise einen Steuerbus, einen Datenbus oder einen Adressenbus,mit den Speichermodulen 1003 verbunden. Bei dem in 14 dargestelltenSpeichersystem steuert die CPU 1001 die Speichersteuerschaltung 1002,und die Speichersteuerschaltung 1002 steuert die Speicher 1003, 400,obwohl die CPU selbstverständlichauch so implementiert sein kann, dass sie direkt auf die Speicherzugreift, ohne Verwendung einer separaten Speichersteuerschaltung.
    [0052] ImSpeichersystem aus 14 kann jedes Speichermodul 1003 beispielsweiseeine Speicherbank repräsentierenund jeder Speicherbaustein 400 eines gegebenen Speichermoduls 1003 kannein erfindungsgemäßer Halbleiterspeicherbaustein 400 sein,der einen Steuerschaltungsaufbau für eine variable E/A-Datenbreiteumfasst, wobei dieser Steuerschaltungsaufbau innerhalb des jeweiligenSpeicherbausteins 400 angeordnet sein kann.
    [0053] Einanderes erfindungsgemäßes Speichersystemkann einen oder mehrere separate Halbleiterspeicherbausteine anstelleder Speichermodule 1003 aus 14 undeine zentrale Prozessoreinheit (CPU) ohne Speichersteuerschaltungumfassen. Bei diesem Ausführungsbeispielkommunizieren die Speicherbausteine direkt mit der CPU. In einemweiteren Ausführungsbeispielkann das Speichersystem eine Mehrzahl der in 14 dargestelltenSpeicherbausteine 400 anstelle der Module 1003 umfassen,die direkt mit einer Speichersteuerschaltung kommunizieren.
    权利要求:
    Claims (19)
    [1] Halbleiterspeicherbaustein mit – einemSpeicherzellenfeld (60) und – einem Datenpuffer (800, 900)zum Verarbeiten von Daten, die aus dem Speicherzellenfeld (60)ausgelesen oder in das Speicherzellenfeld (60) geschriebenwerden, gekennzeichnet durch – eine Datenbreitensteuerschaltung(100, 200, 300) zum selektiven Steuerneiner Datenbreite des Datenpuffers (800, 900)in Reaktion auf ein externes Adressensignal (ADDR<9:10>).
    [2] Halbleiterspeicherbaustein nach Anspruch 1, dadurchgekennzeichnet, dass die Datenbreitensteuerschaltung folgende Komponentenumfasst: – einenDecoder (100) zum Decodieren des externen Adressensignals(ADDR<9:10) inReaktion auf einen Datenzugriffsbefehl zur Erzeugung eines erstenSteuersignals und – eineDatenpuffersteuerschaltung (200, 300), die inReaktion auf das erste Steuersignal ein zweites Steuersignal erzeugt,das die Datenbreite des Datenpuffers (800, 900)steuert.
    [3] Halbleiterspeicherbaustein nach Anspruch 1, dadurchgekennzeichnet, dass der Datenpuffer einen Datenausgabepuffer (800)zum Ausgeben von aus dem Speicherzellenfeld (60) ausgelesenenDaten und einen Dateneingabepuffer (900) zum Eingeben vonin das Speicherzellenfeld (60) zu schreibenden Daten umfasst, wobeidie Datenbreitensteuerschaltung (100, 200, 300)die Datenbreite des Datenausgabepuffers (800) und des Dateneingabepuffers(900) steuert.
    [4] Halbleiterspeicherbaustein nach Anspruch 3, dadurchgekennzeichnet, dass die Datenbreitensteuerschaltung (100, 200, 300)folgende Komponenten umfasst: – einen Decoder (100)zum Decodieren des externen Adressensignals (ADDR<9:10>) und zum Erzeugeneines ersten Steuersignals in Reaktion auf einen Datenlesebefehl(READ) oder einen Datenschreibbefehl (WRITE) und – eine Dateneingabepuffersteuerschaltung(300), die in Reaktion auf den Datenschreibbefehl (WRITE)aktiviert wird und ein zweites Steuersignal zum Steuern der Datenbreitedes Dateneingabepuffers (900) basierend auf dem erstenSteuersignal erzeugt, und – eineDatenausgabepuffersteuerschaltung (200), die in Reaktionauf den Datenlesebefehl (READ) aktiviert wird und ein zweites Steuersignalzum Steuern der Datenbreite des Datenausgabepuffers (800)basierend auf dem ersten Steuersignal erzeugt.
    [5] Halbleiterspeicherbaustein nach einem der Ansprüche 1 bis4, dadurch gekennzeichnet, dass die Datenbreitensteuerschaltung(100, 200, 300) die Datenbreite des Datenpuffersoder des Dateneingabepuffers (900) oder des Datenausgabepuffers(800) durch Steuersignale steuert, die ein oder mehrereBits des Datenpuffers (800, 900) maskieren oderdemaskieren.
    [6] Halbleiterspeicherbaustein nach Anspruch 5, dadurchgekennzeichnet, dass ein maskiertes Bit nicht vom Datenpuffer odervom Dateneingabepuffer (900) in das Speicherzellenfeld(60) eingegeben wird.
    [7] Halbleiterspeicherbaustein nach Anspruch 5 oder 6,dadurch gekennzeichnet, dass ein maskiertes Bit nicht vom Datenpufferoder vom Datenausgabepuffer (800) ausgegeben wird.
    [8] Halbleiterspeicherbaustein nach einem der Ansprüche 1 bis7, dadurch gekennzeichnet, dass der Datenpuffer oder der Dateneingabepuffer(900) oder der Datenausgabepuffer (800) eine maximaleBreite von n Bits hat und die Datenbreite des Datenpuffers (800, 900)selektiv so gesteuert wird, dass sie gleich n Bits oder kleinerist.
    [9] Halbleiterspeicherbaustein nach einem der Ansprüche 2 und4 bis 8, dadurch gekennzeichnet, dass der Decoder (100)folgende Komponenten umfasst: – eine Schalteinheit (150)und – eineLogikschaltung (110, 120, 130, 140), – wobeidie Schalteinheit (150) in Reaktion auf den Datenzugriffsbefehlund/oder auf den Datenschreibbefehl (WRITE) und/oder auf den Datenlesebefehl(READ) das externe Adressensignal (ADDR<9:10>)zur Logikschaltung passieren lässtund die Logikschaltung das externe Befehlssignal verarbeitet, umdas erste Steuersignal basierend auf dem externen Befehlssignalzu erzeugen.
    [10] Halbleiterspeicherbaustein nach Anspruch 9, dadurchgekennzeichnet, dass die Logikschaltung eine Mehrzahl von parallelgeschalteten UND-Gattern (110, 120, 130, 140)umfasst, die das externe Adressensignal empfangen, wobei das ersteSteuersignal eine Mehrzahl von Bitsignalen umfasst, die Ausgabesignaleder UND-Gatter sind.
    [11] Halbleiterspeicherbaustein nach einem der Ansprüche 2 und4 bis 10, dadurch gekennzeichnet, dass die Datenpuffersteuerschaltungoder die Datenausgabepuffersteuerschaltung (200) oder dieDateneingabepuffersteuerschaltung (300) eine Schalteinheitmit einer Mehrzahl von parallel geschalteten Schaltern umfasst, wobeijeder der Schalter den Datenzugriffsbefehl und/oder den Datenschreibbefehlund/oder den Datenlesebefehl empfängt und wobei einer oder mehrereSchalter selektiv in Reaktion auf das erste Steuersignal aktiviert werden,um das zweite Steuersignal zu erzeugen, und das zweite Steuersignaleine Mehrzahl von Bitsignalen umfasst, die Ausgabesignal der Schaltersind.
    [12] Halbleiterspeicherbaustein nach einem der Ansprüche 1 bis11, dadurch gekennzeichnet, dass die Datenbreitensteuerschaltungzum selektiven Steuern der Datenbreite des Datenpuffers in Reaktionauf ein externes Adressensignal eingerichtet ist, das mit einemLesebefehl oder Schreibbefehl verknüpft ist.
    [13] Halbleiterspeicherbaustein nach Anspruch 12, dadurchgekennzeichnet, dass das externe Adressensignal ein redundantesexternes Adressensignal ist.
    [14] Integrierter Schaltungsbaustein mit – einemDatenpuffer (800. 900), gekennzeichnet durch – eine Datenbreitensteuerschaltung(100, 200, 300) zum selektiven Steuerneiner Datenbreite des Datenpuffers (800, 900)in Reaktion auf ein externes Adressensignal (ADDR<9:10>).
    [15] Speichersystem mit – einer Steuerschaltung (1001, 1002)zum Erzeugen von Datenzugriffsbefehlen und Adressensignalen und – einemHalbeiterspeicherbaustein (400) mit einem Speicherzellenfeld(60) und einem Datenpuffer (800, 900) zumVerarbeiten von Daten, die aus dem Speicherzellenfeld (60)ausgelesen oder in das Speicherzellenfeld (60) geschriebenwerden, dadurch gekennzeichnet, dass – der Halbleiterbaustein einsolcher nach einem der Ansprüche1 bis 13 ist.
    [16] Speichersystem nach Anspruch 15, dadurch gekennzeichnet,dass die Steuerschaltung eine Mikroprozessoreinheit ist.
    [17] Speichersystem nach Anspruch 15, dadurch gekennzeichnet,dass die Steuerschaltung eine Netzwerksteuereinheit ist.
    [18] Speichersystem nach Anspruch 15, dadurch gekennzeichnet,dass die Steuerschaltung eine Speichersteuerschaltung (1002)ist.
    [19] Verfahren zur Steuerung einer Eingabe/Ausgabe-Datenbreitein einem Halbleiterspeicherbaustein (400), gekennzeichnetdurch die Schritte: – Erzeugeneines Datenbreitensteuersignals in Reaktion auf ein externes Adressensignal(ADDR<9:10>) und – Steuerneiner Datenbreite eines Datenpuffers (800, 900)in Reaktion auf das Datenbreitensteuersignal.
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